ISSCC2026：Broadcom基于5nm FinFET低功耗112Gb/s PAM4 Transceiver&基于分段MZM調(diào)制驅(qū)動和直驅(qū)TIA的7nm FinFET 6.4Tb/s CPO光引

  ICC訊   此次會議上，Broadcom發(fā)布兩個成果。

  通常短中距離鏈路，諸如CEI-112G-MR 和 IEEE 100G VSR/SR 等標(biāo)準(zhǔn)，接收器采用先進FinFET工藝和ADC/DSP技術(shù)，補償在112Gb/s PAM4 下超過 20dB的信道損傷。在這些應(yīng)用中，發(fā)射器（TX）和接收器（RX）的功效是首要考慮因素。

  Broadcom在此次會議上，提出一種針對短中距離鏈路的超低功耗（< 2.5pJ/b）且高效的無ADC/DSP的112Gb/s收發(fā)器架構(gòu)。基于5nm FinFET 技術(shù)，在RX中采用完全自適應(yīng)的濾波器組數(shù)字均衡器，在TX中采用7b DAC。

  雖然下圖中展示的收發(fā)器模塊框圖是簡化單端數(shù)據(jù)路徑實現(xiàn)方式，但實際上采用的是完全差分設(shè)計以實現(xiàn)良好的電源抗干擾能力。鎖相環(huán)采用低抖動的單 LC VCO，以實現(xiàn)全操作范圍（49-57GHz）。

  對于收端，輸入信號50ohm終端阻抗，利用橋式 T-coil和分流電感來擴展帶寬。CTLE提供可調(diào)線性峰值控制。帶有 T-coil帶寬擴展功能的VGA，與 CTLE 階段相似的架構(gòu)，帶有可調(diào)節(jié)的衰減電阻（Rm）以控制增益。CTLE 和 VGA 階段均為 gm-TIA 結(jié)構(gòu)。

  接收端的峰值和增益范圍應(yīng)足夠?qū)挘匝a償整個工藝、溫度和電壓（PVT）邊界的目標(biāo)鏈路損耗。CTLE 和 VGA VCM 電壓在 PVT 下進行調(diào)整，以確保分段器輸入 VCM 電壓得到嚴(yán)格控制，同時保持良好的 CTLE/VGA 線性度。

  在本設(shè)計中，第一個 DFE 濾波器抽頭（H1）是不必要的，因為 FFE 后置抽頭可提供與 1UI 相同的 ISI 減少效果。對于 2UI 的 ISI 取消，第二個 DFE 濾波器抽頭（H2）反饋回路必須在 2UI 內(nèi)穩(wěn)定，即112G PAM4為 35.6ps。滿足這種嚴(yán)格的時序在工藝參數(shù)變化下的要求會導(dǎo)致顯著的功耗增加。因此，同時使用各種 CTLE 峰值控制來消除 H2 的 ISI 并消除對第二個 DFE 濾波器抽頭的需求。

  下圖中的表格根據(jù)其在不同 ISI 位置的影響對各種 CTLE 頻率控制進行分類。例如，電感峰值控制（LdeQ(ctle））對 1UI 的 ISI 有很強的影響，但在 2UI 的 ISI 上則有相反的效果。源衰減峰值控制（Cm(ctle））通常對 H2 有最強的影響，而對 H1 沒有影響。通過使用這些控制組合，第二級ISI 得以消除，同時對其他位置的碼間干擾影響極小。

  每個加法器由一個 NMOS CML 主放大器和 DFE/FFE差分對組成，共享一個校準(zhǔn)負(fù)載電阻。加法器輸出 VCM 隨著 DFE/FFE權(quán)重的增加而降低。使用一個 CMFB 循環(huán)以及向負(fù)載電阻注入的泄漏電流方案來持續(xù)調(diào)節(jié)加法器輸出 VCM，以適應(yīng)PVT工藝、溫度和電壓的變化。

  對于發(fā)端，模塊圖如圖所示。

  為了降低功耗，通過增加電阻比來對驅(qū)動器進行大規(guī)模設(shè)計，從而降低整個鏈路（包括時鐘和數(shù)據(jù)路徑）的電容負(fù)載。整個 TX 由單個 0.8V 電源供電運行。

  TX 能夠根據(jù)輸入數(shù)據(jù)速率和 PLL 頻率之間的任何頻率差異使用相位插值器（PI）進行跟蹤。同時具備占空比校正電路。分段DAC采用 2b 溫度和 5b 二進制驅(qū)動器分段方案，以減輕過度 DNL 轉(zhuǎn)換提高線性度。

  在驅(qū)動器輸出端，使用 T-coil擴展帶寬。配備一個采用電容路徑與主路徑并聯(lián)方式實現(xiàn)的連續(xù)時間高通濾波器，能夠使 TX 輸出邊緣更加清晰，并進一步提高帶寬。

  傳統(tǒng)RX 時鐘編解碼實現(xiàn)方式首先通過 CML降低 I/Q 時鐘速度，并使用兩個獨立的相位插值器來控制 I 和 Q 時鐘的相位。由于同時使用了兩個 PI，該方案在頻率跟蹤過程中會存在動態(tài)相位偏差和非線性問題。

  在該方案的RX 時鐘設(shè)計中，PLL 全局時鐘通道驅(qū)動一個單獨的電感調(diào)諧 PI，隨后通過 CMOS 除法器消除對雙 PI 的使用需求，如圖所示。該架構(gòu)類似于雙 INL 取消 PI方案。雙 PI 的相位控制代碼在緩沖器后相位偏移 45 度并相加。因此，INL 誤差彼此不同步，并相互抵消。

  該收發(fā)器采用 5nm FinFET 技術(shù)制造，針對多個100Gb/s 標(biāo)準(zhǔn)，模擬最壞情況的長封裝布線中進行測試。

  對于28GHz，112Gb/s PAM4 的插損為 35dB 的鏈路，該收發(fā)器原始誤碼率優(yōu)于1E-6。

  由于低延遲和高 CDR 帶寬，接收器能夠輕松滿足 CEI-112G-MR 的抖動容限標(biāo)準(zhǔn)，且有 0.2UI 裕度，這是該架構(gòu)的一個優(yōu)勢，因為其CDR延遲小于基于 ADC/DSP 的接收器。

  測量TX 112Gb/s 眼圖，RLM 為 0.991、J4U 為 73mUI、Jrms 為 8.85mUI、EOJ 為 13.5mUI，優(yōu)于 37.5dB 的 SNDR。PLL 的鎖定范圍為 49-57GHz，抖動為 100fsrms。

  收發(fā)器在單個 0.8V 供電下，模擬部分消耗 250mW，整體消耗 280mW。與具有類似數(shù)據(jù)速率和處理能力的已發(fā)表解決方案相比，F(xiàn)OM 為 0.07最低。

  模擬部分的芯片面積為 0.33mm2，收發(fā)器整體面積為 0.43mm2，面積最小。

  光學(xué)互連對于大規(guī)模擴展型人工智能集群的高帶寬通信需求正變得愈發(fā)重要，CPO通過異構(gòu)集成來解決帶寬和功耗問題并實現(xiàn)規(guī)模擴展。

  Broadcom此次會議上，介紹一款適用于 CPO 應(yīng)用的 6.4Tb/s （64*106.25Gb/s PAM4）重定時專用集成電路。發(fā)端通道直接與 PIC 的線路側(cè)接口相連，驅(qū)動 64 個分段MZM。收端通道與 64 個PD相連，采用DSP優(yōu)化的TIA。

  ASIC 內(nèi)部集成320 個MPD和 320 個DAC，用于光信號的檢測和控制。輸入信號通過電容耦合方式連接到CTLE和VGA，都利用電阻校準(zhǔn)和T-coil來實現(xiàn)帶寬擴展。

  CDR 的 4 個采樣階段由 TX PLL 的 clk4t 時鐘通過 clkgen 塊生成。在 clkgen 塊中，基于數(shù)字適配的雙正交時鐘發(fā)生器（IQgen）驅(qū)動一個相位 插值器（PI），第二個 IQgen 產(chǎn)生 0、90、180 和 270 時鐘。

  TX DSP 包含 CDR 適應(yīng)功能，實現(xiàn)時鐘恢復(fù)環(huán)路。TX DSP 內(nèi)部的分頻器級適應(yīng)算法使用 16 個 9b DAC 來調(diào)整每個采樣器模塊內(nèi)的 4 個閾值水平。

  串行器首先將來自 TX DSP 的 64b 重新定時的并行 MSB 和 LSB 數(shù)據(jù)轉(zhuǎn)換為 8b 數(shù)據(jù)流，隨后被傳送到 3 個驅(qū)動段，第一段分配給 LSB，后兩段分配給 MSB。

  TXPLL 4t 時鐘沿 3 個 MZM 驅(qū)動段分布。4:1 混合器輸出經(jīng)過兩級電平轉(zhuǎn)換器前置驅(qū)動器（ PMOS 和 NMOS 門）轉(zhuǎn)換為 1.5V 非歸零模式。前置驅(qū)動器和共源共柵電壓水平分別通過LDO 和 DAC 來生成。

  在線路側(cè)，PD 陽極與I2V轉(zhuǎn)換器相連，信號路徑保持全差分狀態(tài)。VGA通過T-coil實現(xiàn)帶寬擴展，使用 8b 可調(diào)節(jié)校準(zhǔn)負(fù)載電阻，增益調(diào)整通過數(shù)字增益調(diào)整代碼進行。輸出驅(qū)動器使用 5b 終端校準(zhǔn)和T-coil來實現(xiàn)帶寬擴展。

  每個通道的 TIA 通過本地 DSP 進行數(shù)字適配用于VGA 增益控制，以及直流消除的DAC。每個 VGA 都能提供約 6dB增益，步長為 0.2dB。TIA 的標(biāo)稱輸入電流噪聲密度為 15pA/√Hz，功耗低于 50mW。

  用于CPO的6.4Tb/s 光引擎通過 7 nm FinFET 技術(shù)制造，ASIC和PIC通過3D封裝技術(shù)制造，以實現(xiàn)可擴展的吞吐量。

  TIA性能如圖所示，已由ASIC 進行均衡處理。在51.2Tb/s CPO 系統(tǒng)（8×6.4Tb/s 光引擎，512個通道）的 所有4 個波長，BER 與輸入 OMA 曲線的對比情況如圖所示。

  TIA的平均靈敏度優(yōu)于 -11dBm（IEEE802.3 的 106.25Gb/s PAM4規(guī)定的BER 為 2.4e-4）。平均 BER floor優(yōu)于 1e-9 的性能，其中超過 99.98% 通道無誤碼。

  下圖顯示一個PRBS-13 模式的開放的光 PAM4 眼圖，TX的TDEQ為 1.48dB、外ER為 4.57dB 和RLM為 0.958。

  與目前最先進的光收發(fā)器相比，6.4Tb/s 的 CPO ASIC 實現(xiàn)最高的集成度和吞吐量，能效達(dá)到4.2pJ/b。

  參考文獻

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  【2】A 6.4Tb/s 4.2pJ/b Co-Packaged Optics ASIC with Direct-Drive Integrated TIA and Retimed Segmented Mach-Zehnder Modulator Driver   in 7nm FinFET Mahdi Kashmiri, Ajay Yadav, Jin Namkoong, Behrooz Nakhkoob, Tony Kao, Shen Shen, Vaibhav Pandey, Kuan-Chang Chen, Jinho Han, Sudheer Gaddam,   Shayan Kazemkhani, Sang Young Kim, Simar Maangat, Bo Nguyen, Mike Robinson, Hiva Hedayati Broadcom